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C
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Copyright (c) 2003-2016 NVIDIA Corporation
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Permission is hereby granted, free of charge, to any person obtaining a copy
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of this software and associated documentation files (the "Software"), to
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deal in the Software without restriction, including without limitation the
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FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
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DEALINGS IN THE SOFTWARE.
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#ifndef __gh100_dev_mmu_h__
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#define __gh100_dev_mmu_h__
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/* This file is autogenerated. Do not edit */
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#define NV_MMU_PDE /* ----G */
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#define NV_MMU_PDE_APERTURE_BIG (0*32+1):(0*32+0) /* RWXVF */
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#define NV_MMU_PDE_APERTURE_BIG_INVALID 0x00000000 /* RW--V */
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#define NV_MMU_PDE_APERTURE_BIG_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
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#define NV_MMU_PDE_APERTURE_BIG_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
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#define NV_MMU_PDE_SIZE (0*32+3):(0*32+2) /* RWXVF */
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#define NV_MMU_PDE_SIZE_FULL 0x00000000 /* RW--V */
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#define NV_MMU_PDE_SIZE_HALF 0x00000001 /* RW--V */
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#define NV_MMU_PDE_SIZE_QUARTER 0x00000002 /* RW--V */
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#define NV_MMU_PDE_SIZE_EIGHTH 0x00000003 /* RW--V */
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#define NV_MMU_PDE_ADDRESS_BIG_SYS (0*32+31):(0*32+4) /* RWXVF */
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#define NV_MMU_PDE_ADDRESS_BIG_VID (0*32+31-3):(0*32+4) /* RWXVF */
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#define NV_MMU_PDE_ADDRESS_BIG_VID_PEER (0*32+31):(0*32+32-3) /* RWXVF */
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#define NV_MMU_PDE_ADDRESS_BIG_VID_PEER_0 0x00000000 /* RW--V */
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#define NV_MMU_PDE_APERTURE_SMALL (1*32+1):(1*32+0) /* RWXVF */
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#define NV_MMU_PDE_APERTURE_SMALL_INVALID 0x00000000 /* RW--V */
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#define NV_MMU_PDE_APERTURE_SMALL_VIDEO_MEMORY 0x00000001 /* RW--V */
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#define NV_MMU_PDE_APERTURE_SMALL_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
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#define NV_MMU_PDE_VOL_BIG (1*32+3):(1*32+3) /* RWXVF */
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#define NV_MMU_PDE_VOL_BIG_TRUE 0x00000001 /* RW--V */
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#define NV_MMU_PDE_VOL_BIG_FALSE 0x00000000 /* RW--V */
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#define NV_MMU_PDE_ADDRESS_SMALL_SYS (1*32+31):(1*32+4) /* RWXVF */
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#define NV_MMU_PDE_ADDRESS_SMALL_VID (1*32+31-3):(1*32+4) /* RWXVF */
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#define NV_MMU_PDE_ADDRESS_SMALL_VID_PEER (1*32+31):(1*32+32-3) /* RWXVF */
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#define NV_MMU_PDE_ADDRESS_SMALL_VID_PEER_0 0x00000000 /* RW--V */
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#define NV_MMU_PDE_ADDRESS_SHIFT 0x0000000c /* */
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#define NV_MMU_PDE__SIZE 8
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#define NV_MMU_PTE /* ----G */
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#define NV_MMU_PTE_VALID_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_PRIVILEGE (0*32+1):(0*32+1) /* RWXVF */
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#define NV_MMU_PTE_PRIVILEGE_TRUE 0x1 /* RW--V */
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#define NV_MMU_PTE_PRIVILEGE_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_READ_ONLY (0*32+2):(0*32+2) /* RWXVF */
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#define NV_MMU_PTE_READ_ONLY_TRUE 0x1 /* RW--V */
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#define NV_MMU_PTE_READ_ONLY_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_ENCRYPTED (0*32+3):(0*32+3) /* RWXVF */
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#define NV_MMU_PTE_ENCRYPTED_TRUE 0x00000001 /* R---V */
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#define NV_MMU_PTE_ENCRYPTED_FALSE 0x00000000 /* R---V */
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#define NV_MMU_PTE_ADDRESS_SYS (0*32+31):(0*32+4) /* RWXVF */
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#define NV_MMU_PTE_ADDRESS_VID (0*32+31-3):(0*32+4) /* RWXVF */
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#define NV_MMU_PTE_ADDRESS_VID_PEER (0*32+31):(0*32+32-3) /* RWXVF */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_0 0x00000000 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_1 0x00000001 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_2 0x00000002 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_3 0x00000003 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_4 0x00000004 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_5 0x00000005 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_6 0x00000006 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_VID_PEER_7 0x00000007 /* RW--V */
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#define NV_MMU_PTE_VOL (1*32+0):(1*32+0) /* RWXVF */
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#define NV_MMU_PTE_VOL_TRUE 0x00000001 /* RW--V */
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#define NV_MMU_PTE_VOL_FALSE 0x00000000 /* RW--V */
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#define NV_MMU_PTE_APERTURE (1*32+2):(1*32+1) /* RWXVF */
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#define NV_MMU_PTE_APERTURE_VIDEO_MEMORY 0x00000000 /* RW--V */
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#define NV_MMU_PTE_APERTURE_PEER_MEMORY 0x00000001 /* RW--V */
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#define NV_MMU_PTE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
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#define NV_MMU_PTE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
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#define NV_MMU_PTE_LOCK (1*32+3):(1*32+3) /* RWXVF */
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#define NV_MMU_PTE_LOCK_TRUE 0x1 /* RW--V */
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#define NV_MMU_PTE_LOCK_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_ATOMIC_DISABLE (1*32+3):(1*32+3) /* RWXVF */
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#define NV_MMU_PTE_ATOMIC_DISABLE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_PTE_ATOMIC_DISABLE_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_COMPTAGLINE (1*32+20+11):(1*32+12) /* RWXVF */
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#define NV_MMU_PTE_READ_DISABLE (1*32+30):(1*32+30) /* RWXVF */
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#define NV_MMU_PTE_READ_DISABLE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_PTE_READ_DISABLE_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_WRITE_DISABLE (1*32+31):(1*32+31) /* RWXVF */
|
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#define NV_MMU_PTE_WRITE_DISABLE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_PTE_WRITE_DISABLE_FALSE 0x0 /* RW--V */
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#define NV_MMU_PTE_ADDRESS_SHIFT 0x0000000c /* */
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#define NV_MMU_PTE__SIZE 8
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#define NV_MMU_PTE_COMPTAGS_NONE 0x0 /* */
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#define NV_MMU_PTE_COMPTAGS_1 0x1 /* */
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#define NV_MMU_PTE_COMPTAGS_2 0x2 /* */
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#define NV_MMU_PTE_KIND (1*32+7):(1*32+4) /* RWXVF */
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#define NV_MMU_PTE_KIND_INVALID 0x07 /* R---V */
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#define NV_MMU_PTE_KIND_PITCH 0x00 /* R---V */
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#define NV_MMU_PTE_KIND_GENERIC_MEMORY 0x6 /* R---V */
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#define NV_MMU_PTE_KIND_Z16 0x1 /* R---V */
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#define NV_MMU_PTE_KIND_S8 0x2 /* R---V */
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#define NV_MMU_PTE_KIND_S8Z24 0x3 /* R---V */
|
|
#define NV_MMU_PTE_KIND_ZF32_X24S8 0x4 /* R---V */
|
|
#define NV_MMU_PTE_KIND_Z24S8 0x5 /* R---V */
|
|
#define NV_MMU_PTE_KIND_GENERIC_MEMORY_COMPRESSIBLE 0x8 /* R---V */
|
|
#define NV_MMU_PTE_KIND_GENERIC_MEMORY_COMPRESSIBLE_DISABLE_PLC 0x9 /* R---V */
|
|
#define NV_MMU_PTE_KIND_S8_COMPRESSIBLE_DISABLE_PLC 0xA /* R---V */
|
|
#define NV_MMU_PTE_KIND_Z16_COMPRESSIBLE_DISABLE_PLC 0xB /* R---V */
|
|
#define NV_MMU_PTE_KIND_S8Z24_COMPRESSIBLE_DISABLE_PLC 0xC /* R---V */
|
|
#define NV_MMU_PTE_KIND_ZF32_X24S8_COMPRESSIBLE_DISABLE_PLC 0xD /* R---V */
|
|
#define NV_MMU_PTE_KIND_Z24S8_COMPRESSIBLE_DISABLE_PLC 0xE /* R---V */
|
|
#define NV_MMU_PTE_KIND_SMSKED_MESSAGE 0xF /* R---V */
|
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#define NV_MMU_VER1_PDE /* ----G */
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#define NV_MMU_VER1_PDE_APERTURE_BIG (0*32+1):(0*32+0) /* RWXVF */
|
|
#define NV_MMU_VER1_PDE_APERTURE_BIG_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_APERTURE_BIG_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_APERTURE_BIG_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_APERTURE_BIG_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
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#define NV_MMU_VER1_PDE_SIZE (0*32+3):(0*32+2) /* RWXVF */
|
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#define NV_MMU_VER1_PDE_SIZE_FULL 0x00000000 /* RW--V */
|
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#define NV_MMU_VER1_PDE_SIZE_HALF 0x00000001 /* RW--V */
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#define NV_MMU_VER1_PDE_SIZE_QUARTER 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_SIZE_EIGHTH 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_ADDRESS_BIG_SYS (0*32+31):(0*32+4) /* RWXVF */
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#define NV_MMU_VER1_PDE_ADDRESS_BIG_VID (0*32+31-3):(0*32+4) /* RWXVF */
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#define NV_MMU_VER1_PDE_ADDRESS_BIG_VID_PEER (0*32+31):(0*32+32-3) /* RWXVF */
|
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#define NV_MMU_VER1_PDE_ADDRESS_BIG_VID_PEER_0 0x00000000 /* RW--V */
|
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#define NV_MMU_VER1_PDE_APERTURE_SMALL (1*32+1):(1*32+0) /* RWXVF */
|
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#define NV_MMU_VER1_PDE_APERTURE_SMALL_INVALID 0x00000000 /* RW--V */
|
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#define NV_MMU_VER1_PDE_APERTURE_SMALL_VIDEO_MEMORY 0x00000001 /* RW--V */
|
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#define NV_MMU_VER1_PDE_APERTURE_SMALL_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_APERTURE_SMALL_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
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#define NV_MMU_VER1_PDE_VOL_SMALL (1*32+2):(1*32+2) /* RWXVF */
|
|
#define NV_MMU_VER1_PDE_VOL_SMALL_TRUE 0x00000001 /* RW--V */
|
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#define NV_MMU_VER1_PDE_VOL_SMALL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_VOL_BIG (1*32+3):(1*32+3) /* RWXVF */
|
|
#define NV_MMU_VER1_PDE_VOL_BIG_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_VOL_BIG_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER1_PDE_ADDRESS_SMALL_SYS (1*32+31):(1*32+4) /* RWXVF */
|
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#define NV_MMU_VER1_PDE_ADDRESS_SMALL_VID (1*32+31-3):(1*32+4) /* RWXVF */
|
|
#define NV_MMU_VER1_PDE_ADDRESS_SMALL_VID_PEER (1*32+31):(1*32+32-3) /* RWXVF */
|
|
#define NV_MMU_VER1_PDE_ADDRESS_SMALL_VID_PEER_0 0x00000000 /* RW--V */
|
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#define NV_MMU_VER1_PDE_ADDRESS_SHIFT 0x0000000c /* */
|
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#define NV_MMU_VER1_PDE__SIZE 8
|
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#define NV_MMU_VER1_PTE /* ----G */
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#define NV_MMU_VER1_PTE_VALID (0*32+0):(0*32+0) /* RWXVF */
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#define NV_MMU_VER1_PTE_VALID_TRUE 0x1 /* RW--V */
|
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#define NV_MMU_VER1_PTE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_PRIVILEGE (0*32+1):(0*32+1) /* RWXVF */
|
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#define NV_MMU_VER1_PTE_PRIVILEGE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_PRIVILEGE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_READ_ONLY (0*32+2):(0*32+2) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_READ_ONLY_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_READ_ONLY_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ENCRYPTED (0*32+3):(0*32+3) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_ENCRYPTED_TRUE 0x00000001 /* R---V */
|
|
#define NV_MMU_VER1_PTE_ENCRYPTED_FALSE 0x00000000 /* R---V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_SYS (0*32+31):(0*32+4) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID (0*32+31-3):(0*32+4) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER (0*32+31):(0*32+32-3) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_1 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_2 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_3 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_4 0x00000004 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_5 0x00000005 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_6 0x00000006 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_VID_PEER_7 0x00000007 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_VOL (1*32+0):(1*32+0) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_VOL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_VOL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_APERTURE (1*32+2):(1*32+1) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_APERTURE_VIDEO_MEMORY 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_APERTURE_PEER_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ATOMIC_DISABLE (1*32+3):(1*32+3) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_ATOMIC_DISABLE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_ATOMIC_DISABLE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER1_PTE_COMPTAGLINE (1*32+20+11):(1*32+12) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_KIND (1*32+11):(1*32+4) /* RWXVF */
|
|
#define NV_MMU_VER1_PTE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_VER1_PTE__SIZE 8
|
|
#define NV_MMU_VER1_PTE_COMPTAGS_NONE 0x0 /* */
|
|
#define NV_MMU_VER1_PTE_COMPTAGS_1 0x1 /* */
|
|
#define NV_MMU_VER1_PTE_COMPTAGS_2 0x2 /* */
|
|
#define NV_MMU_NEW_PDE /* ----G */
|
|
#define NV_MMU_NEW_PDE_IS_PTE 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_IS_PTE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_IS_PTE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_IS_PDE 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_IS_PDE_TRUE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_IS_PDE_FALSE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_APERTURE 2:1 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_APERTURE_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_APERTURE_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_VOL 3:3 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_VOL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_VOL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_NO_ATS 5:5 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_NO_ATS_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_NO_ATS_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_ADDRESS_SYS 53:8 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_ADDRESS_VID (35-3):8 /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_ADDRESS_VID_PEER 35:(36-3) /* RWXVF */
|
|
#define NV_MMU_NEW_PDE_ADDRESS_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_PDE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_NEW_PDE__SIZE 8
|
|
#define NV_MMU_NEW_DUAL_PDE /* ----G */
|
|
#define NV_MMU_NEW_DUAL_PDE_IS_PTE 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_IS_PTE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_IS_PTE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_IS_PDE 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_IS_PDE_TRUE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_IS_PDE_FALSE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_BIG 2:1 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_BIG_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_BIG_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_BIG_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_BIG_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_VOL_BIG 3:3 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_VOL_BIG_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_VOL_BIG_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_NO_ATS 5:5 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_NO_ATS_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_NO_ATS_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_BIG_SYS 53:(8-4) /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_BIG_VID (35-3):(8-4) /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_BIG_VID_PEER 35:(36-3) /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_BIG_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_SMALL 66:65 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_SMALL_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_SMALL_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_SMALL_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_APERTURE_SMALL_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_VOL_SMALL 67:67 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_VOL_SMALL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_VOL_SMALL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_SMALL_SYS 117:72 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_SMALL_VID (99-3):72 /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_SMALL_VID_PEER 99:(100-3) /* RWXVF */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_SMALL_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_NEW_DUAL_PDE_ADDRESS_BIG_SHIFT 8 /* */
|
|
#define NV_MMU_NEW_DUAL_PDE__SIZE 16
|
|
#define NV_MMU_NEW_PTE /* ----G */
|
|
#define NV_MMU_NEW_PTE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_APERTURE 2:1 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_APERTURE_VIDEO_MEMORY 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_APERTURE_PEER_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_VOL 3:3 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_VOL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_VOL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ENCRYPTED 4:4 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_ENCRYPTED_TRUE 0x00000001 /* R---V */
|
|
#define NV_MMU_NEW_PTE_ENCRYPTED_FALSE 0x00000000 /* R---V */
|
|
#define NV_MMU_NEW_PTE_PRIVILEGE 5:5 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_PRIVILEGE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_PRIVILEGE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_READ_ONLY 6:6 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_READ_ONLY_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_READ_ONLY_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ATOMIC_DISABLE 7:7 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_ATOMIC_DISABLE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ATOMIC_DISABLE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_SYS 53:8 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID (35-3):8 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER 35:(36-3) /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_1 0x00000001 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_2 0x00000002 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_3 0x00000003 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_4 0x00000004 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_5 0x00000005 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_6 0x00000006 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_VID_PEER_7 0x00000007 /* RW--V */
|
|
#define NV_MMU_NEW_PTE_COMPTAGLINE (20+35):36 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_KIND 63:56 /* RWXVF */
|
|
#define NV_MMU_NEW_PTE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_NEW_PTE__SIZE 8
|
|
#define NV_MMU_VER2_PDE /* ----G */
|
|
#define NV_MMU_VER2_PDE_IS_PTE 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_IS_PTE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_IS_PTE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_IS_PDE 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_IS_PDE_TRUE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_IS_PDE_FALSE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_APERTURE 2:1 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_APERTURE_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_APERTURE_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_VOL 3:3 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_VOL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_VOL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_NO_ATS 5:5 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_NO_ATS_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_NO_ATS_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_ADDRESS_SYS 53:8 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_ADDRESS_VID (35-3):8 /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_ADDRESS_VID_PEER 35:(36-3) /* RWXVF */
|
|
#define NV_MMU_VER2_PDE_ADDRESS_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_PDE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_VER2_PDE__SIZE 8
|
|
#define NV_MMU_VER2_DUAL_PDE /* ----G */
|
|
#define NV_MMU_VER2_DUAL_PDE_IS_PTE 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_IS_PTE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_IS_PTE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_IS_PDE 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_IS_PDE_TRUE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_IS_PDE_FALSE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG 2:1 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_BIG_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_VOL_BIG 3:3 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_VOL_BIG_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_VOL_BIG_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_NO_ATS 5:5 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_NO_ATS_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_NO_ATS_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_SYS 53:(8-4) /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_VID (35-3):(8-4) /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_VID_PEER 35:(36-3) /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL 66:65 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_APERTURE_SMALL_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_VOL_SMALL 67:67 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_VOL_SMALL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_VOL_SMALL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_SYS 117:72 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_VID (99-3):72 /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_VID_PEER 99:(100-3) /* RWXVF */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SMALL_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_VER2_DUAL_PDE_ADDRESS_BIG_SHIFT 8 /* */
|
|
#define NV_MMU_VER2_DUAL_PDE__SIZE 16
|
|
#define NV_MMU_VER2_PTE /* ----G */
|
|
#define NV_MMU_VER2_PTE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_APERTURE 2:1 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_APERTURE_VIDEO_MEMORY 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_APERTURE_PEER_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_VOL 3:3 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_VOL_TRUE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_VOL_FALSE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ENCRYPTED 4:4 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_ENCRYPTED_TRUE 0x00000001 /* R---V */
|
|
#define NV_MMU_VER2_PTE_ENCRYPTED_FALSE 0x00000000 /* R---V */
|
|
#define NV_MMU_VER2_PTE_PRIVILEGE 5:5 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_PRIVILEGE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_PRIVILEGE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_READ_ONLY 6:6 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_READ_ONLY_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_READ_ONLY_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ATOMIC_DISABLE 7:7 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_ATOMIC_DISABLE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ATOMIC_DISABLE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_SYS 53:8 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID (35-3):8 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER 35:(36-3) /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_0 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_1 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_2 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_3 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_4 0x00000004 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_5 0x00000005 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_6 0x00000006 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_VID_PEER_7 0x00000007 /* RW--V */
|
|
#define NV_MMU_VER2_PTE_COMPTAGLINE (20+35):36 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_KIND 63:56 /* RWXVF */
|
|
#define NV_MMU_VER2_PTE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_VER2_PTE__SIZE 8
|
|
#define NV_MMU_VER3_PDE /* ----G */
|
|
#define NV_MMU_VER3_PDE_IS_PTE 0:0 /* RWXVF */
|
|
#define NV_MMU_VER3_PDE_IS_PTE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_IS_PTE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_VER3_PDE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_APERTURE 2:1 /* RWXVF */
|
|
#define NV_MMU_VER3_PDE_APERTURE_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_APERTURE_VIDEO_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF 5:3 /* RWXVF */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_CACHED_ATS_ALLOWED__OR__INVALID_ATS_ALLOWED 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_CACHED_ATS_ALLOWED 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_INVALID_ATS_ALLOWED 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_UNCACHED_ATS_ALLOWED__OR__SPARSE_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_UNCACHED_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_SPARSE_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_CACHED_ATS_NOT_ALLOWED__OR__INVALID_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_CACHED_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_INVALID_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PDE_PCF_VALID_UNCACHED_ATS_NOT_ALLOWED__OR__SPARSE_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
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#define NV_MMU_VER3_PDE_PCF_VALID_UNCACHED_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
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|
#define NV_MMU_VER3_PDE_PCF_SPARSE_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
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#define NV_MMU_VER3_PDE_ADDRESS 51:12 /* RWXVF */
|
|
#define NV_MMU_VER3_PDE_ADDRESS_SHIFT 0x0000000c /* */
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#define NV_MMU_VER3_PDE__SIZE 8
|
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#define NV_MMU_VER3_DUAL_PDE /* ----G */
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#define NV_MMU_VER3_DUAL_PDE_IS_PTE 0:0 /* RWXVF */
|
|
#define NV_MMU_VER3_DUAL_PDE_IS_PTE_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_IS_PTE_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_VER3_DUAL_PDE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_APERTURE_BIG 2:1 /* RWXVF */
|
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#define NV_MMU_VER3_DUAL_PDE_APERTURE_BIG_INVALID 0x00000000 /* RW--V */
|
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#define NV_MMU_VER3_DUAL_PDE_APERTURE_BIG_VIDEO_MEMORY 0x00000001 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_APERTURE_BIG_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_APERTURE_BIG_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG 5:3 /* RWXVF */
|
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_CACHED_ATS_ALLOWED__OR__INVALID_ATS_ALLOWED 0x00000000 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_CACHED_ATS_ALLOWED 0x00000000 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_INVALID_ATS_ALLOWED 0x00000000 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_UNCACHED_ATS_ALLOWED__OR__SPARSE_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_UNCACHED_ATS_ALLOWED 0x00000001 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_SPARSE_ATS_ALLOWED 0x00000001 /* RW--V */
|
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#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_CACHED_ATS_NOT_ALLOWED__OR__INVALID_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_CACHED_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_INVALID_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_UNCACHED_ATS_NOT_ALLOWED__OR__SPARSE_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_VALID_UNCACHED_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_BIG_SPARSE_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
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|
#define NV_MMU_VER3_DUAL_PDE_ADDRESS_BIG 51:8 /* RWXVF */
|
|
#define NV_MMU_VER3_DUAL_PDE_APERTURE_SMALL 66:65 /* RWXVF */
|
|
#define NV_MMU_VER3_DUAL_PDE_APERTURE_SMALL_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_APERTURE_SMALL_VIDEO_MEMORY 0x00000001 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_APERTURE_SMALL_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
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#define NV_MMU_VER3_DUAL_PDE_APERTURE_SMALL_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
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#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL 69:67 /* RWXVF */
|
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#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_CACHED_ATS_ALLOWED__OR__INVALID_ATS_ALLOWED 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_CACHED_ATS_ALLOWED 0x00000000 /* RW--V */
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|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_INVALID_ATS_ALLOWED 0x00000000 /* RW--V */
|
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#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_UNCACHED_ATS_ALLOWED__OR__SPARSE_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_UNCACHED_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_SPARSE_ATS_ALLOWED 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_CACHED_ATS_NOT_ALLOWED__OR__INVALID_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_CACHED_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_INVALID_ATS_NOT_ALLOWED 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_UNCACHED_ATS_NOT_ALLOWED__OR__SPARSE_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_VALID_UNCACHED_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_PCF_SMALL_SPARSE_ATS_NOT_ALLOWED 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_DUAL_PDE_ADDRESS_SMALL 115:76 /* RWXVF */
|
|
#define NV_MMU_VER3_DUAL_PDE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_VER3_DUAL_PDE_ADDRESS_BIG_SHIFT 8 /* */
|
|
#define NV_MMU_VER3_DUAL_PDE__SIZE 16
|
|
#define NV_MMU_VER3_PTE /* ----G */
|
|
#define NV_MMU_VER3_PTE_VALID 0:0 /* RWXVF */
|
|
#define NV_MMU_VER3_PTE_VALID_TRUE 0x1 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_VALID_FALSE 0x0 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_APERTURE 2:1 /* RWXVF */
|
|
#define NV_MMU_VER3_PTE_APERTURE_VIDEO_MEMORY 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_APERTURE_PEER_MEMORY 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_APERTURE_SYSTEM_COHERENT_MEMORY 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_APERTURE_SYSTEM_NON_COHERENT_MEMORY 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF 7:3 /* RWXVF */
|
|
#define NV_MMU_VER3_PTE_PCF_INVALID 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_SPARSE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_MAPPING_NOWHERE 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_NO_VALID_4KB_PAGE 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_ATOMIC_CACHED_ACE 0x00000000 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_ATOMIC_UNCACHED_ACE 0x00000001 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_ATOMIC_CACHED_ACE 0x00000002 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_ATOMIC_UNCACHED_ACE 0x00000003 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_ATOMIC_CACHED_ACE 0x00000004 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_ATOMIC_UNCACHED_ACE 0x00000005 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_ATOMIC_CACHED_ACE 0x00000006 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_ATOMIC_UNCACHED_ACE 0x00000007 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_NO_ATOMIC_CACHED_ACE 0x00000008 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_NO_ATOMIC_UNCACHED_ACE 0x00000009 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_NO_ATOMIC_CACHED_ACE 0x0000000A /* RW--V */
|
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#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_NO_ATOMIC_UNCACHED_ACE 0x0000000B /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_NO_ATOMIC_CACHED_ACE 0x0000000C /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_NO_ATOMIC_UNCACHED_ACE 0x0000000D /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_NO_ATOMIC_CACHED_ACE 0x0000000E /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_NO_ATOMIC_UNCACHED_ACE 0x0000000F /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_ATOMIC_CACHED_ACD 0x00000010 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_ATOMIC_UNCACHED_ACD 0x00000011 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_ATOMIC_CACHED_ACD 0x00000012 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_ATOMIC_UNCACHED_ACD 0x00000013 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_ATOMIC_CACHED_ACD 0x00000014 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_ATOMIC_UNCACHED_ACD 0x00000015 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_ATOMIC_CACHED_ACD 0x00000016 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_ATOMIC_UNCACHED_ACD 0x00000017 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_NO_ATOMIC_CACHED_ACD 0x00000018 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RW_NO_ATOMIC_UNCACHED_ACD 0x00000019 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_NO_ATOMIC_CACHED_ACD 0x0000001A /* RW--V */
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|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RW_NO_ATOMIC_UNCACHED_ACD 0x0000001B /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_NO_ATOMIC_CACHED_ACD 0x0000001C /* RW--V */
|
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#define NV_MMU_VER3_PTE_PCF_REGULAR_RO_NO_ATOMIC_UNCACHED_ACD 0x0000001D /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_NO_ATOMIC_CACHED_ACD 0x0000001E /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PCF_PRIVILEGE_RO_NO_ATOMIC_UNCACHED_ACD 0x0000001F /* RW--V */
|
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#define NV_MMU_VER3_PTE_KIND 11:8 /* RWXVF */
|
|
#define NV_MMU_VER3_PTE_ADDRESS 51:12 /* RWXVF */
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|
#define NV_MMU_VER3_PTE_ADDRESS_SYS 51:12 /* RWXVF */
|
|
#define NV_MMU_VER3_PTE_ADDRESS_PEER 51:12 /* RWXVF */
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|
#define NV_MMU_VER3_PTE_ADDRESS_VID 39:12 /* RWXVF */
|
|
#define NV_MMU_VER3_PTE_PEER_ID 63:(64-3) /* RWXVF */
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#define NV_MMU_VER3_PTE_PEER_ID_0 0x00000000 /* RW--V */
|
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#define NV_MMU_VER3_PTE_PEER_ID_1 0x00000001 /* RW--V */
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#define NV_MMU_VER3_PTE_PEER_ID_2 0x00000002 /* RW--V */
|
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#define NV_MMU_VER3_PTE_PEER_ID_3 0x00000003 /* RW--V */
|
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#define NV_MMU_VER3_PTE_PEER_ID_4 0x00000004 /* RW--V */
|
|
#define NV_MMU_VER3_PTE_PEER_ID_5 0x00000005 /* RW--V */
|
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#define NV_MMU_VER3_PTE_PEER_ID_6 0x00000006 /* RW--V */
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#define NV_MMU_VER3_PTE_PEER_ID_7 0x00000007 /* RW--V */
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#define NV_MMU_VER3_PTE_ADDRESS_SHIFT 0x0000000c /* */
|
|
#define NV_MMU_VER3_PTE__SIZE 8
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|
#define NV_MMU_CLIENT /* ----G */
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#define NV_MMU_CLIENT_KIND 2:0 /* RWXVF */
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#define NV_MMU_CLIENT_KIND_Z16 0x1 /* R---V */
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#define NV_MMU_CLIENT_KIND_S8 0x2 /* R---V */
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#define NV_MMU_CLIENT_KIND_S8Z24 0x3 /* R---V */
|
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#define NV_MMU_CLIENT_KIND_ZF32_X24S8 0x4 /* R---V */
|
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#define NV_MMU_CLIENT_KIND_Z24S8 0x5 /* R---V */
|
|
#define NV_MMU_CLIENT_KIND_GENERIC_MEMORY 0x6 /* R---V */
|
|
#define NV_MMU_CLIENT_KIND_INVALID 0x7 /* R---V */
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#endif // __gh100_dev_mmu_h__
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